Verificación y generación de patrones de test de circuitos jerárquicos a nivel de transistor emplean simulación simbólica

L. Ribas Xirgo, J. Pérez, J. Riera, A.J. Velasco, J. Carrabina

    Research output: Chapter in BookChapterResearch

    Original languageSpanish
    Title of host publicationX Congreso de Diseño de Circuitos Integrados y Sistemas
    Place of PublicationSaragossa (ES)
    Pages285-290
    Number of pages5
    Edition1
    Publication statusPublished - 1 Nov 1995

    Cite this