A combined pairing and chaining algorithm for CMOS layout generation

A. J. Velasco, X. Marin, R. P. Llopis, J. Carrabina

Producció científica: Capítol de llibre › Capítol › Recerca

Idioma original	Anglès
Títol de la publicació	Proceedings ED&TC European Design and Test Conference
Lloc de publicació	Los Alamitos (US)
Pàgines	609-609
Edició	1
DOIs	https://doi.org/10.1109/EDTC.1996.494373
Estat de la publicació	Publicada - 1 de gen. 1996

Accés al document

@inbook{3b96352b79824963bfbf93fc9ade51ef,

title = "A combined pairing and chaining algorithm for CMOS layout generation",

author = "Velasco, {A. J.} and X. Marin and Llopis, {R. P.} and J. Carrabina",

year = "1996",

month = jan,

day = "1",

doi = "10.1109/EDTC.1996.494373",

language = "English",

isbn = "9780818670398",

pages = "609--609",

booktitle = "Proceedings ED&TC European Design and Test Conference",

edition = "1",

}

TY - CHAP

T1 - A combined pairing and chaining algorithm for CMOS layout generation

AU - Velasco, A. J.

AU - Marin, X.

AU - Llopis, R. P.

AU - Carrabina, J.

PY - 1996/1/1

Y1 - 1996/1/1

U2 - 10.1109/EDTC.1996.494373

DO - 10.1109/EDTC.1996.494373

M3 - Chapter

SN - 9780818670398

SP - 609

EP - 609

BT - Proceedings ED&TC European Design and Test Conference

CY - Los Alamitos (US)

ER -